Python

Digital IC Design Engineer (Staff or Principal) @Michael Page

Brak informacji o wynagrodzeniu 🙁

System Verilog Python C C++

Dodano: 8 godzin temu (7.11.2024, 11:58:32)
Ostatnio widziana: 3 godziny temu
Aktywna przez: 5 godzin

Doświadczenie: Senior
Rodzaj umowy: Inna
Tryb pracy: Sprawdź w opisie
Lokalizacja: Warszawa
Źródło: theprotocol.it

#65980  0