Hardware Verification Engineer @Arteris Poland
10 000 - 15 000,00 zł
RTL Design Verilog VHDL Python
Dodano: wczoraj (14.08.2025, 13:38:40)
Ostatnio widziana: 3 godziny temu
Aktywna przez: 1 dzień
Doświadczenie: Senior
Rodzaj umowy: UOP
Tryb pracy: Praca hybrydowa
Lokalizacja: Kraków
Źródło: justjoin.it
#184290 0