Hardware Verification Engineer @Arteris Poland
10 000 - 15 000,00 zł
RTL Design Verilog VHDL C++ Shell Python
Dodano: 9 godzin temu (21.08.2025, 12:06:28)
Ostatnio widziana: 6 godzin temu
Aktywna przez: 2 godziny
Doświadczenie: Senior
Rodzaj umowy: UOP
Tryb pracy: Praca hybrydowa
Lokalizacja: Kraków
Źródło: justjoin.it
#187126 0