Hardware Verification Engineer @Arteris Poland

Brak informacji o wynagrodzeniu 馃檨

VHDL RTL Design Python Verilog c++ Shell

Dodano: 21 dni temu (31.10.2025, 09:42:57)
Ostatnio widziana: 28 minut temu
Aktywna przez: 21 dni

Do艣wiadczenie: Senior
Rodzaj umowy: UOP
Tryb pracy: Praca hybrydowa
Lokalizacja: Krak贸w
殴r贸d艂o: rocketjobs.pl

#223780 33